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文章阅读:Re: VHDL的一个基本问题
[版面: 电子工程] [作者:chrr] , 2002年06月12日20:31:47
chrr
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发信人: chrr (lactose), 信区: EE
标  题: Re: VHDL的一个基本问题
发信站: The unknown SPACE (Wed Jun 12 20:32:15 2002) WWW-POST

【 在 heidou (生活是什么) 的大作中提到: 】
: 【 在 chrr (lactose) 的大作中提到: 】
: : 如果在串行过程(process)中顺序赋值,如以下code所示:
: : archrtechture ... of ... is
: : ......
: : signal a,b,c;
: : ......
: : process ... (...)
: : b<=a;
: : c<=b;
: : ......
: : end ......
: : 按照模拟的规则,b信号在本process开始delta时刻后被赋予a信号的值。如果模拟
: : 系统不等待这个delta时间而立即执行c<=b,那么c所得到的将是上一个模拟周期中
: : b的旧值;如果模拟系统等待这个delta时间,待b<=a的赋值完成后再执行,那么所
: ~~~~~~~~~this one.进程里各信号的付值是同时的

我也这么想。所以如果我要求系统的所有信号都即时更新,是否要把a,b,c都作为敏
感信号写到process之后的括号中去呢?但老兄说的“各信号的付值是同时的”我有
点儿不能理解,对于并行过程的确如此,可现在这是串行过程,是否要有个顺序呢?


另外,如果对这个code进行综合(synthesize),b<=a和c=<b之间是否会变成一种
pipeline结构呢?多谢指教。

:
: : 得到的将是b(也是a)在本模拟周期的当前值。如果进行实际模拟,到底会出现上述
: : 两种情况中的哪一种呢?十分感谢您的帮助。
:
:




--
※ 修改:·chrr 於 Jun 12 20:32:15 修改本文·[FROM: 130.101.3.79]
※ 来源:.The unknown SPACE bbs.mit.edu.[FROM: 130.101.3.79]

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